Cadence Full-Custom IC Designer 실무

	2020 년 02 월 03 일 ~ 2020 년 02 월 14 일 (10 일간)
	서울특별시 금천구 디지털121로 에이스가산타워 203,204호 (가산동550-9)
	10:00 ~ 17:00
	나인플러스아이티㈜ AE
	산업체: 900,000 원 학생: 500,000 원 대학원생: 500,000 원
	계좌번호 [ 기업은행 664-016959-01-010 (예금주 : 박현찬(나인플러스아카데미) )] 혹은 카드결제
	문의 연락처 : 02-6123-3359 / 02-6123-3359 교육담당:김재은 주임 [jekim@npit.co.kr] 기술교육문의: 나인플러스강사 [jekim@npit.co.kr]

Cadence Full-Custom IC Designer실무과정-10days.pdf

	Cadence Full-Custom IC Designer 실무
	Cadence의 한국채널파트너(Cadence Channel Partner/CCP)인 나인플러스아이티(주)의 부설기술교육 CENTER에서는 반도체설계 인력양성과 Fabless의 설계 연구원들을 위한 실무능력향상을 위하여 Cadence의 Virtuoso Schematic, Layout, Spectre와 PVS(LVS & DRC)를 사용하여 Full-Custom IC설계의 전 과정을 습득할 수 있는 실무수료과정입니다. ① Custom IC 설계의 전 과정을 Cadence 반도체설계 Software로 실습 ② 중소기업 재직자 및 대학원생의 실무능력 향상 교육과정 ③ 특전: 자기소개서,취업포트폴리오,기업분석 시간외 컨설팅 ④ Term Project 실습을 통한 전공 자신감 및 핵심 능력 향상 기타 1. 레이아웃 반도체 공정에서 가장 기본적인 학습은 진입 지점임. 2. 반도체 설계 공정에 대한 기초적 이해 가능학습함 3. 석사 과정 진입생 경우 학부 석사간의 학습 격차 줄여줌 4. 구체적인 프로젝트로 기업 입사시 참고용으로 사용할 포트폴리오 작성 가능 5. 현업에서 요구하는 반도체 설꼐의 실무적 기초 다질 수 있음
	□ 교육 목표 ① Cadence Tool을 이용하여 CMOS 집적회로를 설계한다. ② 우수 전문 인력 양성을 통한 반도체설계 기업의 실무인력양성 ③ CMOS Device/Manufacturing technology/CMOS Inverter설계와 Layout 설계 전문가 양성 ④ 산업체 실무능력을 기반으로 한 대학 실무인증 교육방법과 현장적응 능력 향상을 도모함 □ 교육기간 주요 사용 소프트웨어 ① 실무 실습교육 주요 소프트웨어 -Cadence Virtuoso Schematic Editor/Layout Editor -Cadence Virtuoso Spectre/ADE -PVS(LVS & DRC) G-PDK ② 실습 응용과제 TERM Project TOOL 실습교육에서 학습한 내용을 응용 예제과제 수행을 통해 구현 함으로써 실무 능력 배양 ③ 개인 Project 수행 및 세미나 발표 Term Project 진행 및 결과발표/우수설계자상 시상함
	1. 반도체설계회사 재직자 및 전자.전기,컴퓨터 관련학과 대학교 재학생, 대학원 및 졸업자(취업준비생) 2. 협업에서 실제 사용하는 tool 경험을 쌓고 싶은 분(Analog 설게는 현업에서 Cadence 툴을 사용) 3. 반도체 공정에 대한 이해와 레이아웃설계 바탕으로 향후 반도체 설계에서 심화시켜서 나아가야 할 진로 알고 싶은 분 4. 석사 과정 진입 예정이신분

Cadence Full-Custom IC Designer 실무

Cadence의 한국채널파트너(Cadence Channel Partner/CCP)인 나인플러스아이티(주)의 부설기술교육

CENTER에서는 반도체설계 인력양성과 Fabless의 설계 연구원들을 위한 실무능력향상을 위하여 Cadence의

Virtuoso Schematic, Layout, Spectre와 PVS(LVS & DRC)를 사용하여 Full-Custom IC설계의

전 과정을 습득할 수 있는 실무수료과정입니다.

① Custom IC 설계의 전 과정을 Cadence 반도체설계 Software로 실습

② 중소기업 재직자 및 대학원생의 실무능력 향상 교육과정

③ 특전: 자기소개서,취업포트폴리오,기업분석 시간외 컨설팅

④ Term Project 실습을 통한 전공 자신감 및 핵심 능력 향상

기타

1. 레이아웃 반도체 공정에서 가장 기본적인 학습은 진입 지점임.

2. 반도체 설계 공정에 대한 기초적 이해 가능학습함

3. 석사 과정 진입생 경우 학부 석사간의 학습 격차 줄여줌

4. 구체적인 프로젝트로 기업 입사시 참고용으로 사용할 포트폴리오 작성 가능

5. 현업에서 요구하는 반도체 설꼐의 실무적 기초 다질 수 있음

□ 교육 목표

① Cadence Tool을 이용하여 CMOS 집적회로를 설계한다.

② 우수 전문 인력 양성을 통한 반도체설계 기업의 실무인력양성

③ CMOS Device/Manufacturing technology/CMOS Inverter설계와

Layout 설계 전문가 양성

④ 산업체 실무능력을 기반으로 한 대학 실무인증 교육방법과 현장적응

능력 향상을 도모함

□ 교육기간 주요 사용 소프트웨어

① 실무 실습교육 주요 소프트웨어

-Cadence Virtuoso Schematic Editor/Layout Editor

-Cadence Virtuoso Spectre/ADE

-PVS(LVS & DRC)

G-PDK

② 실습 응용과제 TERM Project

TOOL 실습교육에서 학습한 내용을 응용 예제과제 수행을 통해 구현 함으로써 실무 능력 배양

③ 개인 Project 수행 및 세미나 발표

Term Project 진행 및 결과발표/우수설계자상 시상함

1. 반도체설계회사 재직자 및 전자.전기,컴퓨터 관련학과 대학교 재학생, 대학원 및 졸업자(취업준비생)

2. 협업에서 실제 사용하는 tool 경험을 쌓고 싶은 분(Analog 설게는 현업에서 Cadence 툴을 사용)

3. 반도체 공정에 대한 이해와 레이아웃설계 바탕으로 향후 반도체 설계에서 심화시켜서 나아가야 할 진로 알고 싶은 분

4. 석사 과정 진입 예정이신분

	1 일차	반도체회로설계입문 -MOSFET transistor 이론/CMOS 논리 회로 -Stick diagram의 이해와 회로설계 -GPDK 180 Design Rule의 이해와 적용
2 일차	• Cadence에서 자주 사용하는 UNIX Command 교육 - 1 Unix 기본 명령어 실습 파일 사용권한 관리 및 검색 명령 실습 프로세스 관리 및 파일 백업 압축 명령 실습 과정정리 및 실습 Q&A • Cadence에서 자주 사용하는 VI Editor 교육을 - 2 VI Editor 기초 실습 Vi에서 커서, 화면, 행 이동에 관한 명령 실습 VI에서 편집에 관한 명령 실습 과정정리 및 실습 Q&A
3 일차	• Cadence Schematic, Spectre Editor 실습 Ⅰ • Full Custom IC Design을 위한 Cadence Schematic Editor 환경설정 및 사용방법 실습 • Cadence Spectre Simulator 환경설정 및 사용방법 (GPDK180을 적용한 CMOS Inverter 설계) • 새로운 프로젝트 생성 및 계층도면의 이해 • Inverter 회로 설계 작성, Simulation option의 설정, Transient 해석/ Bias Point 해석, DC 해석 / AC 해석, 전압원 및 전류원 사용법, Probe window 사용법
4 일차	• Cadence Schematic, Spectre Editor 실습 2 디지털 논리게이트 라이브러리 구성 2NAND, 3NAND, 2NOR, 3NOR Simulation 실습 nMOS와 pMOS의 설계 조건에 대한 이해 • Cadence Schematic, Spectre Editor 실습 3 디지털 논리게이트 라이브러리 구성 Simulation 실습 2☓1 MUX, 4☓1 MUX의 설계 조건에 대한 이해
5 일차	• Virtuoso Layout Editor 설정 및 실습 1 CMOS Inverter Layout & Assura DRC / LVS 검증 • Virtuoso Layout Editor 설정 및 실습 2 디지털 논리게이트 라이브러리 Layout 2NAND, 3NAND, 2NOR, 3NOR Layout 실습 Assura DRC / LVS 검증
6 일차	• Virtuoso Layout Editor 설정 및 실습 3 디지털 논리게이트 라이브러리 Layout 2NAND, 3NAND, 2NOR, 3NOR Layout 실습 Assura DRC / LVS 검증 • Virtuoso Layout Editor 설정 및 실습 3 디지털 논리게이트 라이브러리 Layout 2☓1 MUX, 4☓1 MUX layout Assura DRC / LVS 검증
7 일차	• Cadence Schematic, Spectre, Layout Editor 실습 1 Common Source Amplifier의 이해 (large signal, small signal, frequency response) • Circuit Simulation, Layout/AC simulation 수동소자(R, L, C) layout & PVS: DRC / LVS 검증
8 일차	• Cadence Schematic, Spectre, Layout Editor 실습 2 Differential Amplifier의 이해 (large signal, small signal, CMRR, frequency response) • Circuit Simulation, Layout/AC simulation 수동소자(R, L, C) layout/ Assura DRC / LVS 검증
9 일차	• Term project 1 CMOS Transistor level의 Digital circuits (Pad 설계 및 Output Pin 배치) • Cadence Schematic Editor • Spectre /Virtuoso Layout Editor /Assura DRC / LVS
10 일차	• Term project 2~3 CMOS Transistor level의 Digital circuits (Pad 설계 및 Output Pin 배치) • Cadence Schematic Editor • Spectre/Virtuoso Layout Editor • Assura DRC / LVS

1 일차

반도체회로설계입문
-MOSFET transistor 이론/CMOS 논리 회로
-Stick diagram의 이해와 회로설계
-GPDK 180 Design Rule의 이해와 적용

2 일차

• Cadence에서 자주 사용하는 UNIX Command 교육 - 1
Unix 기본 명령어 실습
파일 사용권한 관리 및 검색 명령 실습
프로세스 관리 및 파일 백업 압축 명령 실습
과정정리 및 실습 Q&A
• Cadence에서 자주 사용하는 VI Editor 교육을 - 2
VI Editor 기초 실습
Vi에서 커서, 화면, 행 이동에 관한 명령 실습
VI에서 편집에 관한 명령 실습
과정정리 및 실습 Q&A

3 일차

• Cadence Schematic, Spectre Editor 실습 Ⅰ
• Full Custom IC Design을 위한 Cadence Schematic Editor
환경설정 및 사용방법 실습
• Cadence Spectre Simulator 환경설정 및 사용방법
(GPDK180을 적용한 CMOS Inverter 설계)
• 새로운 프로젝트 생성 및 계층도면의 이해
• Inverter 회로 설계 작성, Simulation option의 설정, Transient 해석/ Bias Point 해석, DC 해석
/ AC 해석, 전압원 및 전류원 사용법, Probe window 사용법

4 일차

• Cadence Schematic, Spectre Editor 실습 2
디지털 논리게이트 라이브러리 구성
2NAND, 3NAND, 2NOR, 3NOR Simulation 실습
nMOS와 pMOS의 설계 조건에 대한 이해
• Cadence Schematic, Spectre Editor 실습 3
디지털 논리게이트 라이브러리 구성
Simulation 실습
2☓1 MUX, 4☓1 MUX의 설계 조건에 대한 이해

5 일차

• Virtuoso Layout Editor 설정 및 실습 1
CMOS Inverter Layout & Assura DRC / LVS 검증
• Virtuoso Layout Editor 설정 및 실습 2
디지털 논리게이트 라이브러리 Layout
2NAND, 3NAND, 2NOR, 3NOR Layout 실습
Assura DRC / LVS 검증

6 일차

• Virtuoso Layout Editor 설정 및 실습 3
디지털 논리게이트 라이브러리 Layout
2NAND, 3NAND, 2NOR, 3NOR Layout 실습
Assura DRC / LVS 검증
• Virtuoso Layout Editor 설정 및 실습 3
디지털 논리게이트 라이브러리 Layout
2☓1 MUX, 4☓1 MUX layout
Assura DRC / LVS 검증

7 일차

• Cadence Schematic, Spectre, Layout Editor 실습 1
Common Source Amplifier의 이해
(large signal, small signal, frequency response)
• Circuit Simulation, Layout/AC simulation
수동소자(R, L, C) layout & PVS: DRC / LVS 검증

8 일차

• Cadence Schematic, Spectre, Layout Editor 실습 2
Differential Amplifier의 이해
(large signal, small signal, CMRR, frequency response)
• Circuit Simulation, Layout/AC simulation
수동소자(R, L, C) layout/ Assura DRC / LVS 검증

9 일차

• Term project 1
CMOS Transistor level의 Digital circuits
(Pad 설계 및 Output Pin 배치)
• Cadence Schematic Editor
• Spectre /Virtuoso Layout Editor /Assura DRC / LVS

10 일차

• Term project 2~3
CMOS Transistor level의 Digital circuits
(Pad 설계 및 Output Pin 배치)
• Cadence Schematic Editor
• Spectre/Virtuoso Layout Editor
• Assura DRC / LVS